7of9 @7of9@fedibird.com

#PYNQ_flow #Qiita
今日二つ目の記事

PYNQ > PL > RTL: スイッチ > UartLite : Slide SWをONにした時はループバックにし、OFFの場合はUartLiteを使う
https://qiita.com/7of9/items/8457b91b401ce8048705

#PYNQ_flow
#veriloghdl

always @(posedge clk) begin
if (SW == 1'b1)
tx1buf <= RX;
else
tx2buf <= RX;
end

ifのendはないのか

http://www.icrus.org/machida/product/verilog.pdf
p6

#PYNQ_flow #Qiita
今日はようやく一記事

PYNQ > PL > IP: concat > 一つの入力(Slide SW)を一つの出力(RGBLED_R)につなげる

https://qiita.com/7of9/items/147a8092b5b61f8ba31f

#PYNQ_flow
gpio_io_t
Channel 1 general purpose 3-state pins.

https://www.xilinx.com/support/documentation/ip_documentation/axi_gpio/v2_0/pg144-axi-gpio.pdf

#Vivado
Run Implementationでなく
Run Synthesisの後でI/O Planningにて設定すればいいか

https://qiita.com/mmitti/items/1631b1a45904aa9705b8

#PYNQ_flow

base.tclのsource実行

WARNING: [Coretcl 2-175] No Catalog IPs found

これが多数出る

#PYNQ_flow

#PYNQ_flow

PS GPIO
https://pynq.readthedocs.io/en/v2.5.1/pynq_libraries/psgpio.html

from pynq import GPIO

output = GPIO(GPIO.get_gpio_pin(0), 'out')
input = GPIO(GPIO.get_gpio_pin(1), 'in')

output.write(0)
input.read()

#FPGA
AR 51763
Zynq-7000 - How do I know the IRQ ID# of F2P_IRQ when I connect interrupt signals from PL to PS?
https://www.xilinx.com/support/answers/51763.html

IRQ ID Numberによって処理を切り分け
できるかな

#PYNQ_flow

#FPGA
AR 58942
Vivado IP インテグレーター、Zynq-7000 - PL 割り込みを Zynq-7000 PS に接続する方法
https://japan.xilinx.com/support/answers/58942.html

#PYNQ_flow

xlconcat_0
dout[1:0]をIRQ_F2P[0:0]へ接続

MSBは捨てるのかな

#FPGA

Adam Taylor関連のFPGA記事のQiita記事
https://qiita.com/tags/adamtaylor

PYNQで使うものがあるかな

#PYNQ_flow

やはり5Vを4Dsystemsに使うとPYNQ-Z1が再起動するようだな

#4dsystems #PYNQ_flow

#PYNQ_flow

#FPGA #7segmentLED #LED #BCD

Display Decoder
BCD to 7Segment LED

https://www.electronics-tutorials.ws/combination/comb_6.html

#PYNQ_flow #qiita
PYNQ > Verilog-HDL > UART > loopbackの実装 (rx -> tx)
https://qiita.com/7of9/items/39ebee23c2a37577b2a8

#PYNQ_flow #XSDK
SDKのベアメタル・アプリケーションで時間を計測する方法（Zynq）
https://marsee101.blog.fc2.com/blog-entry-3848.html

#PYNQ_flow

#UART #example #AXI
AXI UART 16550 standalone driver
https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/18842080/AXI+UART+16550+standalone+driver

Test casesにXSDKでの使用例がある

#PYNQ_flow

#FPGA #debug #tool #EOL
2010-08-27
ModelSim XE III 終了
https://marsee101.blog.fc2.com/blog-entry-1570.html

> 後継はやはり、ISimということになります。

#PYNQ_flow
#VerilogHDL
Tick Counter Verilog
https://stackoverflow.com/questions/12294905/tick-counter-verilog

#PYNQ_flow #Vivado #SystemVerilog

AR 55135
Vivado 合成 - サポートされない SystemVerilog 構文
https://japan.xilinx.com/support/answers/55135.html

#PYNQ_flow #Qiita
Verilog HDL > 「get_data = '0;」 > System Verilogの記述?
https://qiita.com/7of9/items/4bb0046783da4b1df5a0

#PYNQ_flow #Verilog #UART
verilog～UART通信送信機(TX)編～
https://keymale.xyz/2019/05/20/post-324/

verilog～UART通信受信機(RX)編～
https://keymale.xyz/2019/06/05/post-381/