DMAのブロックデザインを作りながら(DMA Tutorialを参考に)

A. interconnect_aresetn
B. peripheral_aresetn
の使い分けか


DMA tutorial: DMA to streamed interfaces
github.com/Xilinx/PYNQ_Worksho

bitstreamとPythonスクリプトがある

PYNQ v2.5用
提供されたbistreamとtclで動作した

別途、tclファイルをsourceで読み込み、Vivado 2019.1でbitstreamを作成
動いた

再度実行したところ
一回目はつながらなかったが、
二回目にはつながった

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PYNQ v2.4
/home/xilinx/pynqに到達できない
代わりに
/home/xilinx/jupyter_notebooks/base/
はある


PYNQ v2.4にするとJupyter につながらなくなった


IRQ_F2P

AR 51763
Zynq-7000 - PL から PS へ割り込み信号を接続するときの F2P_IRQ の IRQ ID# を確認する方法
japan.xilinx.com/support/answe


PYNQ > FIFO loopbackを含むDMA転送のBlock Design (Vivado v2019.1) > v2017.2の方法から変更
qiita.com/7of9/items/de3f3b62b


AXI Interconnect (古い) または AXI SmartConnect (新しい)


PYNQ を使って Python で手軽に FPGA を活用 (5)
acri.c.titech.ac.jp/wordpress/

BRAMを使う
AXI-DMAとは別かな

fpgadeveloper.com/2014/08/usin

A. ポーリング
B. 割り込み

> Our software application will test the DMA in polling mode, but to be able to use it in interrupt mode, we need to connect the interrupts ‘mm2s_introut’ and ‘s2mm_introut’ to the Zynq PS.

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fpgadeveloper.com/2014/08/usin

Connect the Memory-mapped AXI buses
5.

S AXI HP0 interface
AXI high performance slave interface 0

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