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> EMIOはPL部分のピンを使用してZynq内のARMプロセッサにGPIOとして使用させる方式のことだ。


今日二つ目の記事

PYNQ > PL > RTL: スイッチ > UartLite : Slide SWをONにした時はループバックにし、OFFの場合はUartLiteを使う
qiita.com/7of9/items/8457b91b4


always @(posedge clk) begin
if (SW == 1'b1)
tx1buf <= RX;
else
tx2buf <= RX;
end

ifのendはないのか

icrus.org/machida/product/veri
p6


今日はようやく一記事

PYNQ > PL > IP: concat > 一つの入力(Slide SW)を一つの出力(RGBLED_R)につなげる

qiita.com/7of9/items/147a8092b


Run Implementationでなく
Run Synthesisの後でI/O Planningにて設定すればいいか

qiita.com/mmitti/items/1631b1a

base.tclのsource実行

WARNING: [Coretcl 2-175] No Catalog IPs found

これが多数出る

PS GPIO
pynq.readthedocs.io/en/v2.5.1/

from pynq import GPIO

output = GPIO(GPIO.get_gpio_pin(0), 'out')
input = GPIO(GPIO.get_gpio_pin(1), 'in')

output.write(0)
input.read()


AR 51763
Zynq-7000 - How do I know the IRQ ID# of F2P_IRQ when I connect interrupt signals from PL to PS?
xilinx.com/support/answers/517

IRQ ID Numberによって処理を切り分け
できるかな


AR 58942
Vivado IP インテグレーター、Zynq-7000 - PL 割り込みを Zynq-7000 PS に接続する方法
japan.xilinx.com/support/answe

xlconcat_0
dout[1:0]をIRQ_F2P[0:0]へ接続

MSBは捨てるのかな

Adam Taylor関連のFPGA記事のQiita記事
qiita.com/tags/adamtaylor

PYNQで使うものがあるかな

やはり5Vを4Dsystemsに使うとPYNQ-Z1が再起動するようだな


SDKのベアメタル・アプリケーションで時間を計測する方法(Zynq)
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2010-08-27
ModelSim XE III 終了
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> 後継はやはり、ISimということになります。

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Fedibird

様々な目的に使える、日本の汎用マストドンサーバーです。安定した利用環境と、多数の独自機能を提供しています。