7of9 @7of9@fedibird.com

#PYNQ_flow #HDMI
PYNQ単体でUIを表示してみる(PYNQまつり)
https://www.slideshare.net/ciniml/pynquipynq?next_slideshow=1

フレームバッファドライバの作成

#PYNQ_flow #camera #HLS
Pynqでカメラ画像をリアルタイムfastx コーナー検出
https://www.slideshare.net/marsee101/pynqfastx

marsee101さん

#PYNQ_flow #CustomIP

Creating a custom AXI-Streaming IP in Vivado
http://www.fpgadeveloper.com/2017/11/creating-a-custom-axi-streaming-ip-in-vivado.html

#PYNQ_flow #overlay
from pynq import DefaultIP

DefaultIP
https://pynq.readthedocs.io/en/v2.0/pynq_package/pynq.overlay.html

http://www.fpgadeveloper.com/2018/03/create-a-custom-pynq-overlay-for-pynq-z1.html
の14:04にて

class AddDriver(DefaultIP):
として使用

#PYNQ_flow #Vivado #HLS
Vivado HLS 入門 (日本語吹替)
https://japan.xilinx.com/video/hardware/getting-started-vivado-high-level-synthesis.html

#PYNQ_flow #Tutorial
Create a custom PYNQ overlay for PYNQ-Z1
http://www.fpgadeveloper.com/2018/03/create-a-custom-pynq-overlay-for-pynq-z1.html

HLSを使ったadder(加算器)の実装と使用例

#PYNQ_flow #HLS

PYNQ-HLS Tutorial
https://github.com/drichmond/PYNQ-HLS

#PYNQ_flow

M_AXI_GP0からAXI SmartConnectにより分岐して
二つのDMA IPのS_AXI_LITEへ
これがレジスタ書き換えに使う

どちらを使うかは内部の識別番号で分岐とかするのかな

一つのDMA IPにした時にはこのAXI SmartConnectはなくなってもいいのか

試しに作って動作するか確認するか

#PYNQ_flow #DMA
ループバック

> 上記のblock designを見てもらうと，DMA IPコアのM_AXIS_MM2SとS_AXIS_S2MMが繋がっているのがわかると思う．この2つのポートをつなぐことでループバックを実現している．

https://okchan08.hateblo.jp/entry/2019/03/16/223000

#PYNQ_flow #DMA
ZYNQでAXI DMAを試してみる
https://okchan08.hateblo.jp/entry/2019/03/16/223000

AXI DMA IPについて

それぞれの接続について詳しい

#PYNQ_flow
PYNQ > DMA tutorial: DMA to streamed interfaces > 1. PS to PL, 2. PL to PS のBlock Designの確認
https://qiita.com/7of9/items/aacc98cf216da2819405

#PYNQ_flow
PYNQ > DMA tutorial: DMA to streamed interfaces > Block design > 動作しないtclをsourceで読むと動作するようになった
https://qiita.com/7of9/items/f0e1343445800d972e03

#PYNQ_flow
PYNQ > DMA tutorial: DMA to streamed interfaces > Block design > 動作しないtclをsourceで読むと動作するようになった
https://qiita.com/7of9/items/f0e1343445800d972e03

#pynq_flow #vivado #vitis

Hello World on the Ultra96 Using Vitis
https://www.hackster.io/news/hello-world-on-the-ultra96-using-vitis-89a06b18fa3a

ハードはVivado
ソフトはVitis?

#PYNQ_flow #Vivado

DMAのブロックデザインを作りながら(DMA Tutorialを参考に)

A. interconnect_aresetn
B. peripheral_aresetn
の使い分けか

#PYNQ_flow #DMA
DMA tutorial: DMA to streamed interfaces
https://github.com/Xilinx/PYNQ_Workshop/blob/master/Session_4/6_dma_tutorial.ipynb

bitstreamとPythonスクリプトがある

PYNQ v2.5用
提供されたbistreamとtclで動作した

別途、tclファイルをsourceで読み込み、Vivado 2019.1でbitstreamを作成
動いた

再度実行したところ
一回目はつながらなかったが、
二回目にはつながった

#PYNQ_flow
PYNQ v2.4
/home/xilinx/pynqに到達できない
代わりに
/home/xilinx/jupyter_notebooks/base/
はある

#PYNQ_flow
PYNQ v2.4 Image

https://reference.digilentinc.com/reference/programmable-logic/pynq-z1/start

#PYNQ_flow #trap
PYNQ v2.4にするとJupyter につながらなくなった