#PYNQ_flow #clock
Creating Overlays
https://weblog.metacircular-evaluator.org/blog/2017/02/24/creating-overlays/
> PL クロック設定
> FCLK_CLK0: 100.00MHz
> FCLK_CLK1: 142.86MHz
> FCLK_CLK2: 200.00MHz
> FCLK_CLK3: 166.67MHz
FCLKC_CLK1..3は
こういう設定をしている
ということかも
#PYNQ_flow #HDMI
2013-08-16
なひたふさん
特電Spartan-6ボードでHDMI出力に成功
http://nahitafu.cocolog-nifty.com/nahitafu/2013/08/spartan-6hdmi-a.html
HPDは10kでGNDに落とす
とある
#PYNQ_flow #Digilent
Digilentライブラリの追加
https://qiita.com/iwatake2222/items/b323e129f96426031f9f#digilentライブラリの追加
> Flow Navigator -> PROJECT MANAGER -> Settings、IP -> Repositoryで、上記フォルダを指定して追加します。
> See example video notebooks in the <Jupyter Dashboard>/base/video directory on the board.
https://pynq.readthedocs.io/en/v2.0/pynq_overlays/base_overlay.html
#PYNQ_flow
Data Transfer
https://pynq.readthedocs.io/en/v1.4/15_data_transfer.html
> MMIO can be used read/write a single memory mapped location in an overlay.
> xlnk can be used to control a DMA in the overlay.
Qiita記事
PYNQ-Z1 > SystemVerilog | UART > ボタン押下時にシリアルで0x41 ("A")を送信する (Tutorialの実行)
https://qiita.com/7of9/items/3efc8296300d7ba16ddc
https://www.acri.c.titech.ac.jp/wordpress/archives/733
Run simulationでクロックが入ってない
=>
Block DesignでFCLK_CLK0とM_AXI_GP0_ACLKを接続する
https://www.acri.c.titech.ac.jp/wordpress/archives/733
> Vivado では、回路は Design Source(s) として、テストベンチは Simulation Source(s) として、それぞれプロジェクトに追加します。Simulation Source(s) として追加したファイルは、論理合成では利用されず、シミュレーションでのみ利用されます。
VivadoではAdd or create simulation sourcesを選択するようだ
XDC
https://github.com/Digilent/digilent-xdc/blob/master/Arty-A7-35-Master.xdc
E3: Clock signal
D9: Buttons
D10: USB-UART Interface
#PYNQ_flow
https://www.acri.c.titech.ac.jp/wordpress/archives/857
> クロック入力とシリアル出力は、それぞれ発振器と USB-シリアル変換 LSI に接続されているピンを指定します。
#PYNQ_flow #FPGA_flow #tutorial
シリアル通信で Hello, FPGA (1)
https://www.acri.c.titech.ac.jp/wordpress/archives/123
言語はSystemVerilog
Artyを使った実例でUART送信している
#PYNQ_flow #VHDL_flow
ZYBO / IP > Clock Divider > IP作成したClock Dividerを使ってFCL_CLK0(100MHz)を1Hzに分周してみた
https://qiita.com/7of9/items/0687d2cffc470b83d38c
#PYNQ_flow #ZYBO #VHDL_flow
Zybo / VHDL > Clock Divider > VHDL実装 / Run Simulation
https://qiita.com/7of9/items/ec1a0048e69e74adc39a
これは成功
#PYNQ #PYNQ_flow #GPIO
https://reference.digilentinc.com/reference/programmable-logic/pynq-z1/reference-manual
LEDs:
R14
P14
N16
M14
Buttons:
D19
D20
L20
L19
Slide Switches:
M20
M19
#PYNQ #setup #Vivado
Creating a new hardware design for PYNQ
https://discuss.pynq.io/t/tutorial-creating-a-hardware-design-for-pynq/145
VivadoにPYNQ-Z1のボードファイルを設定する方法
が記載されている
2020年 5月 に登録
