#PYNQ_flow #DDR
特電 TOKUDEN
PCIe & SFP+ボード
「Cosmo-K」
MIG設定ガイド
http://www.tokudenkairo.co.jp/cosmok/cosmok-mig-guide.pdf
Memory Interface Generator
#PYNQ_flow #DDR
2013-01-06
Xilinx Memory Interface Generator (MIG) による DDR2 SDRAM のアクセス
https://dora.bk.tsukuba.ac.jp/~takeuchi/?電気回路/HDL/Xilinx Memory Interface Generator (MIG) による DDR2 SDRAM のアクセス
#PYNQ_flow #HDMI #DDR
Simple HDMI + VGA Framebuffer Design Example on Neso Artix 7 FPGA Board
https://numato.com/kb/simple-hdmi-vga-framebuffer-design-example-on-neso-artix-7-fpga-board/
DDRから読み込みHDMI出力する
Vivadoでの情報もあり
#PYNQ_flow #AXI4
视频系列 34：Video Frame Buffer IP 入门指南（含 Vitis 中的应用示例）
http://xilinx.eetrend.com/content/2020/100047109.html
https://www.xilinx.com/support/documentation/ip_documentation/axi_videoip/v1_0/ug934_axi_videoIP.pdf
p33
Frame Buffer Read/Write
> high-bandwidth direct memory access between memory and AXI4-Stream Video type target peripherals
これを使うことになるか
#PYNQ_flow #AXI4
AXI4-Stream Video IP and System Design Guide
UG934 October 30, 2019
https://www.xilinx.com/support/documentation/ip_documentation/axi_videoip/v1_0/ug934_axi_videoIP.pdf
AXI4-Stream to Video Out IPと関連してこの資料を見つけた
#PYNQ_flow #HDMI #trap
LogiCORE IP Test Pattern Generator (TPG) - Vivado 2013.1 以降のバージョンのリリース ノートおよび既知の問題
https://japan.xilinx.com/support/answers/54536.html
Video Series 23: Generate a video output on Pynq-Z2 HDMI out
https://forums.xilinx.com/t5/Design-and-Debug-Techniques-Blog/Video-Series-23-Generate-a-video-output-on-Pynq-Z2-HDMI-out/ba-p/932553
PYNQ-Z2でカラーパターンをHDMI出力
#PYNQ_flow #HDMI
2013.08.16
特電Spartan-6ボードでHDMI出力に成功
http://nahitafu.cocolog-nifty.com/nahitafu/2013/08/spartan-6hdmi-a.html
XAPP495の dvi_demo を試している
#PYNQ_flow #clock
PYNQ-Z1 > H16 (the 125 MHz external reference clock)を使ってみる > Clock Divider IPで分周して1.25HzをAnalog Discovery 2で測定
https://qiita.com/7of9/items/356da421ded2931cb01d
#PYNQ_flow #Vivado
ZYBOにてclk125を指定している例
ZYBOのHDMI入力をVGA出力に出力する1（プロジェクトの作製）
https://marsee101.blog.fc2.com/blog-entry-3208.html
clocking wizardの設定ではなくMake Externalしてclk125とラベル付けしているのだろうか
https://qiita.com/iwatake2222/items/efcdfca1866b9941fd2a#ピンアサインの決め方
FCLK_CLK0でなく、K17を指定することで125MHzになる
#PYNQ_flow #clock
Zynq PS PLL configuration
https://forums.xilinx.com/t5/Processor-System-Design-and-AXI/Zynq-PS-PLL-configuration/td-p/354015
Vivadoでのクロック設定と実際のずれの話
#PYNQ_flow #clock
Creating Overlays
https://weblog.metacircular-evaluator.org/blog/2017/02/24/creating-overlays/
> PL クロック設定
> FCLK_CLK0: 100.00MHz
> FCLK_CLK1: 142.86MHz
> FCLK_CLK2: 200.00MHz
> FCLK_CLK3: 166.67MHz
FCLKC_CLK1..3は
こういう設定をしている
ということかも
#PYNQ_flow #HDMI
2013-08-16
なひたふさん
特電Spartan-6ボードでHDMI出力に成功
http://nahitafu.cocolog-nifty.com/nahitafu/2013/08/spartan-6hdmi-a.html
HPDは10kでGNDに落とす
とある
#PYNQ_flow #Digilent
Digilentライブラリの追加
https://qiita.com/iwatake2222/items/b323e129f96426031f9f#digilentライブラリの追加
> Flow Navigator -> PROJECT MANAGER -> Settings、IP -> Repositoryで、上記フォルダを指定して追加します。
> See example video notebooks in the <Jupyter Dashboard>/base/video directory on the board.
https://pynq.readthedocs.io/en/v2.0/pynq_overlays/base_overlay.html
#PYNQ_flow
Data Transfer
https://pynq.readthedocs.io/en/v1.4/15_data_transfer.html
> MMIO can be used read/write a single memory mapped location in an overlay.
> xlnk can be used to control a DMA in the overlay.
2020年 5月 に登録
